Mentor Graphics
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1년
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분석
전기·전자장비 > 분석장비 > 논리분석기
2015-05-20
48,998,000원
이동형
기타
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- FormalPro FPGA는 FPGA 개발 절차 중 합성, 배치 및 배선 결과물을 검증하는 도구이며 합성도구, 배치 및 배선 도구에서 생성된 Netlist가 올바르게 생성되었는지 확인하는 도구임.
- FormalPro FPGA가 수행하는 것은 LEC(Logic Equivalence Check) 부분으로 합성과 배치 및 배선을 하는 과정에서 VHDL, Verilog 를 통해 설계자가 의도한 설계대로 합성과 배치 및 배선이 진행한 후에도 로직이 동일한지 체크함.
- LEC 검사는 Functional Verification임. 여기서 Functional의 의미는 No timing, No Voltage, No Strong/weak drive strength, 3 states(1, 0, Z)를 의미하여, LEC 검사를 통해서 Functional Differences 와 unused and extra/redundant logic 그리고 floating and shorted nets 등에 해당하는 부분을 찾을 수 있음.
- 입력화일로는 VHDL, Verilog, Systemverilog를 지원하고, Altera, Xilinx, Actel, Atmel의 Technology Library를 필요로 함.
- 출력은 EQUIVALENT, DIFFERENT, No Differences Found (exceptions) 의 3가지 결과로 표현되며, 디버깅을 위한 Schematic Display 를 지원함.
- Synthesis LEC 검사를 하기 위해서는 아래의 소프트웨어를 통한 Synthesis LEC 검사를 지원함.(Precision, Synplify_pro)
- 지원 플랫폼 : MS Windows
- 지원 FPGA : Actel, Altera, Xilinx
- 지원언어 : VHDL, Verilog, Liberty, Mentor-atpg